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100	1		_aGajski, Daniel D.
245	1	0	_aPrincipios de diseño digital / _cDaniel D. Gajski
260			_aMadrid : _bPrentice-Hall, _c1997
300			_axix, 464 p. : _bfig., tablas ; _c25 cm
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500			_aIncluye índice alfabético
505	0	0	_a1. INTRODUCCIÓN 1.1. Representaciones del diseño 1.2. Niveles de abstracción 1.3. Proceso de diseño 1.3.1. Especificaciones del diseño 1.3.2. Desarrollo de una biblioteca de componentes 1.3.3. Síntesis del diseño 1.3.4. Análisis del diseño 1.3.5. Documentación 1.3.6. Fabricación 1.4. Herramientas CAD 1.4.1. Captura y modelado del diseño 1.4.2. Herramientas de síntesis 1.4.3. Verificación y simulación 1.4.4. Diseño físico 1.4.5. Test 1.5. Proceso típico de diseño 1.6. Organización del libro 2. TIPOS DE DATOS Y REPRESENTACIONES 2.1. Sistemas numéricos posicionales 2.2. Números hexadecimales y octales 2.3. Conversiones entre sistemas numéricos 2.4. Suma y resta de números binarios 2.5. Representación de números negativos 2.5.1. Representación en signo y magnitud 2.5.2. Sistema numérico en complemento 2.6. Suma y resta en complemento a dos 2.6.1. Reglas para sumar 2.6.2. Reglas para restar 2.7. Multiplicación binaria 2.8. División binaria 2.9. Números en coma flotante 2.10. Códigos de caracteres 2.11. Códigos para detección y corrección de errores 2.12. Códigos para detección y corrección de errores 2.12.1. Códigos de detección de errores 2.12.2. Códigos de corrección de errores 2.13. Códigos Hamming 3. ÁLGEBRA BOOLEANA Y DISEÑO LÓGICO 3.1. Propiedades algebraicas 3.2. Definición axiomática del álgebra booleanas 3.3. Teoremas básicos del álgebra booleanas 3.4. Funciones booleanas 3.4.1. Complemento de una función 3.4.2. Manipulaciones algebraicas 3.5. Formas canónicas 3.6. Formas normalizadas 3.7. Otras operaciones lógicas 3.8. Puertas lógicas digitales 3.9. Ampliación a varias entradas y varios operadores 3.10. Implementaciones de puertas 3.10.1. Niveles lógicos 3.10.2. Márgenes de ruido 3.10.3. Conectividad de salida 3.10.4. Disipación de potencia 3.10.5. Retardo de propagación 3.10.6. Familias lógicas bipolares 3.10.7. Familias lógicas MOS 3.11. Tecnología VLSI 4. SIMPLIFICACIÓN DE FUNCIONES BOOLEANAS 4.1. Representación con mapas 4.2. Método de simplificación con mapas 4.3. Condiciones de indiferencia 4.4. Método de tabulación 4.4.1. Generación de implicantes primos 4.4.2. Generación de la cobertura mínima 4.5. Traslación a la tecnología de arrays de puertas 4.6. Traslación a la tecnología de bibliotecas específicas 4.7. Diseño libre de riesgos 5. COMPONENTES COMBINACIONALES 5.1. Sumadores con acarreo en cascada 5.2. Sumadores con acarreo anticipado 5.3. Sumadores/restadores 5.4. Unidad lógica 5.5. Unidad aritmética – lógica 5.6. Decodificadores 5.7. Selectores 5.8. Buses 5.9. Codificadores de prioridad 5.10. Comparadores magnitud 5.11. Rotadores y desplazadores 5.12. Memorias de sólo lectura 5.13. Arrays lógicos programables 6. LÓGICA SECUENCIAL 6.1. Latch SR 6.2. Latch SR sincronizado 6.3. Latch D sincronizado 6.4. Biestables 6.5. Tipos de biestables 6.6. Análisis lógico secuencial 6.7. Modelo de máquina de estados finitos 6.8. Síntesis lógica secuencial 6.9. Reproducción del modelo FSM 6.10. Minimización de estados 6.11. Codificación de estados 6.12. Elección de los elementos de memoria 6.13. Optimización y temporización 7. COMPONENTES DE MEMORIZACIÓN 7.1. Registros 7.2. Registros de desplazamiento 7.3. Contadores 7.4. Contador BCD 7.5. Contador asíncrono 7.6. Bancos de registros 7.7. Memorias de acceso aleatorio 7.8. Pilas de inserción/extracción 7.9. Colas primero en entrar, primero salir 7.10. Caminos de datos sencillos 7.11. Caminos de datos generales 7.12. Diseño de la unidad de control 8. DISEÑO DE TRANSFERENCIA ENTRE REGISTROS 8.1. Modelo de diseño 8.2. Definición ESMD 8.3. Esquema de la maquina algorítmica de estados 8.4. Esquema de síntesis ASM 8.5. Compartición de registros (asociación de variables) 8.6. Compartición de la unidad funcional (asociación de operadores) 8.7. Compartición de bus (asociación de conexiones) 8.8. Asociación de registros 8.9. Encadenamiento y multiciclo 8.10. Segmentación de la unidad funcional 8.11. Segmentación del camino de datos 8.12. Segmentación de control 8.13. Planificación 9. DISEÑO DE PROCESADOR 9.1. Conjuntos de instrucciones 9.2. Modos de direccionamiento 9.3. Diseño del procesador 9.4. Diseño del conjunto de instrucciones 9.5. Diseño CISC 9.6. Conjunto reducido de instrucciones 9.7. Diseño RISC 9.8. Avance de datos 9.9. Predicción de saltos APÉNDICE: Experimentos de laboratorio
650		7	_aALGEBRA DE BOOLE _2
650		7	_aSECUENCIA LOGICA _2Spines
650		7	_aTECNOLOGIA ELECTRONICA _2Spines
942			_cBK _2udc
999			_c1181 _d1181