Principios de diseño digital / (Registro nro. 1181)

Detalles MARC
000 -CABECERA
Campo de control de longitud fija 05298nam a2200301 i 4500
001 - NÚMERO DE CONTROL
Número de control 1181
003 - IDENTIFICADOR DEL NÚMERO DE CONTROL
Identificador del número de control AR-RqUTN
008 - DATOS DE LONGITUD FIJA--INFORMACIÓN GENERAL
Códigos de información de longitud fija 240905s1997 d||||r|||| 001 0 spa d
020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO
ISBN 8483220040
040 ## - FUENTE DE LA CATALOGACIÓN
Centro catalogador de origen AR-RqUTN
Lengua de catalogación spa
Centro transcriptor AR-RqUTN
041 #7 - CÓDIGO DE LENGUA
Código de lengua del texto es
Fuente del código ISO 639-1
080 0# - NÚMERO DE LA CLASIFICACIÓN DECIMAL UNIVERSAL
Clasificación Decimal Universal 621.38
Edición de la CDU 2000
100 1# - ENTRADA PRINCIPAL--NOMBRE DE PERSONA
Nombre personal Gajski, Daniel D.
245 10 - MENCIÓN DE TÍTULO
Título Principios de diseño digital /
Mención de responsabilidad Daniel D. Gajski
260 ## - PUBLICACIÓN, DISTRIBUCIÓN, ETC.
Lugar de publicación, distribución, etc. Madrid :
Nombre del editor, distribuidor, etc. Prentice-Hall,
Fecha de publicación, distribución, etc. 1997
300 ## - DESCRIPCIÓN FÍSICA
Extensión xix, 464 p. :
Otras características físicas fig., tablas ;
Dimensiones 25 cm
336 ## - TIPO DE CONTENIDO
Fuente rdacontent
Término de tipo de contenido texto
Código de tipo de contenido txt
337 ## - TIPO DE MEDIO
Fuente rdamedia
Nombre del tipo de medio sin mediación
Código del tipo de medio n
338 ## - TIPO DE SOPORTE
Fuente rdacarrier
Nombre del tipo de soporte volumen
Código del tipo de soporte nc
500 ## - NOTA GENERAL
Nota general Incluye índice alfabético
505 00 - NOTA DE CONTENIDO CON FORMATO
Nota de contenido con formato 1. INTRODUCCIÓN<br/>1.1. Representaciones del diseño<br/>1.2. Niveles de abstracción<br/>1.3. Proceso de diseño<br/>1.3.1. Especificaciones del diseño<br/>1.3.2. Desarrollo de una biblioteca de componentes<br/>1.3.3. Síntesis del diseño<br/>1.3.4. Análisis del diseño<br/>1.3.5. Documentación<br/>1.3.6. Fabricación<br/>1.4. Herramientas CAD<br/>1.4.1. Captura y modelado del diseño<br/>1.4.2. Herramientas de síntesis<br/>1.4.3. Verificación y simulación<br/>1.4.4. Diseño físico<br/>1.4.5. Test<br/>1.5. Proceso típico de diseño<br/>1.6. Organización del libro<br/>2. TIPOS DE DATOS Y REPRESENTACIONES<br/>2.1. Sistemas numéricos posicionales<br/>2.2. Números hexadecimales y octales<br/>2.3. Conversiones entre sistemas numéricos<br/>2.4. Suma y resta de números binarios<br/>2.5. Representación de números negativos<br/>2.5.1. Representación en signo y magnitud<br/>2.5.2. Sistema numérico en complemento<br/>2.6. Suma y resta en complemento a dos<br/>2.6.1. Reglas para sumar<br/>2.6.2. Reglas para restar<br/>2.7. Multiplicación binaria<br/>2.8. División binaria<br/>2.9. Números en coma flotante<br/>2.10. Códigos de caracteres<br/>2.11. Códigos para detección y corrección de errores<br/>2.12. Códigos para detección y corrección de errores<br/>2.12.1. Códigos de detección de errores<br/>2.12.2. Códigos de corrección de errores<br/>2.13. Códigos Hamming<br/>3. ÁLGEBRA BOOLEANA Y DISEÑO LÓGICO<br/>3.1. Propiedades algebraicas<br/>3.2. Definición axiomática del álgebra booleanas<br/>3.3. Teoremas básicos del álgebra booleanas<br/>3.4. Funciones booleanas<br/>3.4.1. Complemento de una función<br/>3.4.2. Manipulaciones algebraicas<br/>3.5. Formas canónicas<br/>3.6. Formas normalizadas<br/>3.7. Otras operaciones lógicas<br/>3.8. Puertas lógicas digitales<br/>3.9. Ampliación a varias entradas y varios operadores<br/>3.10. Implementaciones de puertas<br/>3.10.1. Niveles lógicos<br/>3.10.2. Márgenes de ruido<br/>3.10.3. Conectividad de salida<br/>3.10.4. Disipación de potencia<br/>3.10.5. Retardo de propagación<br/>3.10.6. Familias lógicas bipolares<br/>3.10.7. Familias lógicas MOS<br/>3.11. Tecnología VLSI<br/>4. SIMPLIFICACIÓN DE FUNCIONES BOOLEANAS<br/>4.1. Representación con mapas<br/>4.2. Método de simplificación con mapas<br/>4.3. Condiciones de indiferencia<br/>4.4. Método de tabulación<br/>4.4.1. Generación de implicantes primos<br/>4.4.2. Generación de la cobertura mínima<br/>4.5. Traslación a la tecnología de arrays de puertas<br/>4.6. Traslación a la tecnología de bibliotecas específicas<br/>4.7. Diseño libre de riesgos<br/>5. COMPONENTES COMBINACIONALES<br/>5.1. Sumadores con acarreo en cascada<br/>5.2. Sumadores con acarreo anticipado<br/>5.3. Sumadores/restadores<br/>5.4. Unidad lógica<br/>5.5. Unidad aritmética – lógica<br/>5.6. Decodificadores<br/>5.7. Selectores<br/>5.8. Buses<br/>5.9. Codificadores de prioridad<br/>5.10. Comparadores magnitud<br/>5.11. Rotadores y desplazadores<br/>5.12. Memorias de sólo lectura<br/>5.13. Arrays lógicos programables<br/>6. LÓGICA SECUENCIAL<br/>6.1. Latch SR<br/>6.2. Latch SR sincronizado<br/>6.3. Latch D sincronizado<br/>6.4. Biestables<br/>6.5. Tipos de biestables<br/>6.6. Análisis lógico secuencial<br/>6.7. Modelo de máquina de estados finitos<br/>6.8. Síntesis lógica secuencial<br/>6.9. Reproducción del modelo FSM<br/>6.10. Minimización de estados<br/>6.11. Codificación de estados<br/>6.12. Elección de los elementos de memoria<br/>6.13. Optimización y temporización<br/>7. COMPONENTES DE MEMORIZACIÓN<br/>7.1. Registros<br/>7.2. Registros de desplazamiento<br/>7.3. Contadores<br/>7.4. Contador BCD<br/>7.5. Contador asíncrono<br/>7.6. Bancos de registros<br/>7.7. Memorias de acceso aleatorio<br/>7.8. Pilas de inserción/extracción<br/>7.9. Colas primero en entrar, primero salir<br/>7.10. Caminos de datos sencillos<br/>7.11. Caminos de datos generales<br/>7.12. Diseño de la unidad de control<br/>8. DISEÑO DE TRANSFERENCIA ENTRE REGISTROS<br/>8.1. Modelo de diseño<br/>8.2. Definición ESMD<br/>8.3. Esquema de la maquina algorítmica de estados<br/>8.4. Esquema de síntesis ASM<br/>8.5. Compartición de registros (asociación de variables)<br/>8.6. Compartición de la unidad funcional (asociación de operadores)<br/>8.7. Compartición de bus (asociación de conexiones)<br/>8.8. Asociación de registros<br/>8.9. Encadenamiento y multiciclo<br/>8.10. Segmentación de la unidad funcional<br/>8.11. Segmentación del camino de datos<br/>8.12. Segmentación de control<br/>8.13. Planificación<br/>9. DISEÑO DE PROCESADOR<br/>9.1. Conjuntos de instrucciones<br/>9.2. Modos de direccionamiento<br/>9.3. Diseño del procesador<br/>9.4. Diseño del conjunto de instrucciones<br/>9.5. Diseño CISC<br/>9.6. Conjunto reducido de instrucciones<br/>9.7. Diseño RISC<br/>9.8. Avance de datos<br/>9.9. Predicción de saltos<br/>APÉNDICE: Experimentos de laboratorio
650 #7 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia ALGEBRA DE BOOLE
Fuente del encabezamiento o término
650 #7 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia SECUENCIA LOGICA
Fuente del encabezamiento o término Spines
650 #7 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia TECNOLOGIA ELECTRONICA
Fuente del encabezamiento o término Spines
942 ## - ELEMENTOS DE PUNTO DE ACCESO ADICIONAL (KOHA)
Tipo de ítem Koha Libros
Esquema de clasificación Universal Decimal Classification
999 ## - NÚMEROS DE CONTROL DE SISTEMA (KOHA)
-- 1181
-- 1181
Existencias
Estado Estado perdido Esquema de Clasificación Estado de conservación Tipo de préstamo Tipo de colección Localización permanente Ubicación/localización actual ST Fecha de adquisición Origen de la adquisición Número de inventario Total Checkouts ST completa de Koha Código de barras Date last seen Número de patrimonio Número de copias Tipo de ítem Koha
    Universal Decimal Classification       Biblioteca "Ing. Alcides R. Martínez" Biblioteca "Ing. Alcides R. Martínez"   19/06/2002 Compra 1412   621.38 G129 1412 05/09/2024 1221.20 05/09/2024 Libros